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vErilog中rEg变量赋初始值问题

1.reg类型的不可以直接赋值的,一般在always块中进行赋值.2.有上电复位的.

不知道你是要做验证还是设计,如果是验证的话,不要求可综合,可以简单写成:always@ (posedge a)begin @ (negedge b) c 评论0 0 0

initial是初始化时使用的吧?你可以这样,先定义变量的位宽,再做别的 always@(触发条件) begin 具体语句 end

你好!可以,verilog2001支持定义的时候直接初始化如有疑问,请追问.

直接写rega=1;就可以了再看看别人怎么说的.

verilog 中wire型变量和reg型变量可以作对比吗简单一点说.reg 用于时序逻辑,wire用于组合逻辑.reg 用于 always @ (posedge clk) 的always 块中.wire 用于 assign w_xx = xx&&yy&&zz 中.

这跟软件是有差异的,做仿真的话建议还是用modesim

在顶层调用模块中的reg变量x,需要在顶层定义一个变量y是wire型来传递x变量的值,再把y给其他reg,或者直接用y

没问题,最好再完善下else情况下的处理.

内部(非IO)reg一般不能直接赋值高阻,芯片内部(包括FPGA)内部一般没有高阻电路,也不需要.在IO管脚,这个REG必须绑定到一个三态管脚上,OD输出或其他属性的管脚,这样应该就可以了.如果不是三态管脚,而赋值高阻,这个工具会报错的吧?没试过.

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